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MathWorks

FPGA- und ASIC-Verifikation beschleunigen

16. Januar 2020, 8:50 Uhr | Iris Stroh

MathWorks bietet Support für Universal Verification Methodology (UVM) für eine schnellere FPGA- und ASIC-Verifikation.

Der HDL Verifier mit dem aktuell vorliegenden Release 2019b von MathWorks bietet Support für Universal Verification Methodology (UVM).

Laut Mathworks können Verifikationsingenieure von FPGA- und ASIC-Entwürfen mittels HDL Verifier UVM-Komponenten sowie Testumgebungen direkt aus Simulink-Modellen erstellen und diese in Simulatoren einsetzen, die UVM unterstützen. Dazu zählen beispielsweise Tools von Synopsys, Cadence und Mentor.

Eine kürzlich von der Wilson Research Group durchgeführte Studie ergab, dass 48 Prozent der FPGA-Entwurfsprojekte bzw. 71 Prozent der ASIC-Entwurfsprojekte bei der Entwurfsverifikation auf UVM zurückgreifen. Normalerweise erstellen Algorithmen-Entwickler und Systemarchitekten neue Algorithmus-Inhalte in MATLAB und Simulink. Anschließend nutzen Verifikationsingenieure (DV=Design Verification Engineers) die MATLAB- und Simulink-Modelle als Referenz, wenn sie den Code für RTL-Testumgebungen händisch programmieren. Das kann extrem zeitraubend sein. Mithilfe von HDL Verifier können Verifikationsingenieure jetzt automatisch UVM-Komponenten (z. B. Sequenzen oder Scoreboards) aus Modellen auf Systemebene erzeugen, die bereits in Simulink entwickelt wurden. Durch diesen Ansatz müssen Verifikationsingenieure weniger Zeit für die Entwicklung von Testumgebungen für ASIC- und FPGA-Entwürfe aufbringen, die beispielsweise für die drahtlose Kommunikation, Embedded Vision sowie in Steuerungen genutzt werden.

Durch neue Funktionen, beispielsweise die Erstellung von UVM-Komponenten, SystemVerilog-Assertions und SystemVerilog DPI-Komponenten aus MATLAB und Simulink, bietet HDL Verifier den für die Produktionsverifikation von ASICs und FPGAs verantwortlichen Entwurfsverifikations-Teams nun zusätzliche Unterstützung. Einhergehend mit der Entwicklung strikter Testumgebungen in HDL-Simulatoren durch händisches Programmieren in SystemVerilog können diese Entwurfsverifikations-Teams die zur Verifikation erforderlichen Komponenten nun direkt aus bestehenden MATLAB- und Simulink-Modellen heraus erzeugen und die Modelle für eine schnellere Erstellung von Umgebungen zur Produktionsverifikation nutzen.